HICOOL 2026 RISC-V+AI 挑战赛复赛：BossAgents ChipWise Engine——AI驱动

> 本文为 BossAgents 参赛纪实文章。赛事信息以官方发布为准。 ## 赛事背景：当 RISC-V 遇上 AI 2026 年 6 月 24 日，国内首个聚焦 RISC-V 与 AI 融合创新的专项赛事——HICOOL 2026 全球创业大赛集成电路前沿技术：RISC-V+AI 协同创新挑战赛正式启动招募。赛事由北京市人才工作局指导、北京海外高层次人才协会主办，北京 RISC-V 数字基础设施创新中心与北京奕斯伟计算联合承办，全程落地北京经开区（亦庄）。 赛事设置了"AI 驱动 RISC-V 芯片设计创新""RISC-V 算力底座与 CLI 创新""RISC-V+AI 场景创新与示范应用""OPC 超级个体与轻量化 AI 创新"四大赛道，面向全球征集集成电路前沿优质项目。 **左帮右臂团队携 BossAgents ChipWise Engine 报名参赛，并成功晋级复赛。** > 官方链接： > - 赛事官网：http://rdi.hicool.com/ > - 赛事启动报道（澎湃新闻）：https://thepaper.cn/newsDetail_forward_33458069 > - HICOOL 全球创业者峰会暨创业大赛：https://www.hicool.com/ ## 我们提交了什么：BossAgents ChipWise Engine ChipWise Engine 是一个**已实现并完整验证**的 AI 驱动 RISC-V 芯片设计数字员工平台。它将大语言模型（LLM）与开源 EDA 工具链深度集成——Icarus Verilog、Yosys、Verible——实现从自然语言描述到 RTL 代码生成、编译验证、自动修复、综合优化的全链路 AI 驱动闭环。 与很多停留在 PPT 阶段的方案不同，ChipWise Engine 的每一项能力都已跑通真实工具链，有完整的验证数据支撑。 ## 六大芯片设计能力，全部实现并验证 平台围绕芯片设计的真实工作流，落地了六项 AI 能力： 1. **识别（Identify）**：输入 RTL 源码或需求描述，AI 自动识别模块结构、接口信号与依赖关系； 2. **创建（Create）**：自然语言描述 → RTL 代码生成，自动接入 iverilog 编译验证； 3. **修复（Repair）**：编译报错自动定位、AI 分析并修复，支持多轮迭代； 4. **比对（Compare）**：两份 RTL 的语义 diff 与功能比对； 5. **优化（Optimize）**：调用 yosys 综合，结合面积/时序数据给出优化建议； 6. **生成（Generate）**：自动生成测试向量、设计文档等交付物。 ## POC 验证：RV32I 五级流水线 RISC-V 处理器核心 为了证明平台不是"玩具 Demo"，团队完成了完整的 RV32I 五级流水线 RISC-V 处理器核心 POC： - **iverilog 编译：0 错误** - **verible lint：0 错误** - **yosys 综合成功**：4069 cells、992 个触发器（FF） 六大验收指标全部达成：识别完整度 100%、编译通过、修复成功率 ≥80%、优化提升可量化、比对完整、文档覆盖 ≥80%。 ## 架构亮点：MTClaw 三层智能路由 ChipWise Engine 底层由 BossAgents 数字员工平台承载，其中 MTClaw 三层智能路由是关键： | 层级 | 平均延迟 | 吞吐量 | |------|---------|--------| | L1 关键词匹配 | <10ms | >1000 req/s | | L2 端侧推理（Ollama） | 450ms | ~2 req/s | | L3 云端推理（SenseNova） | 1800ms | ~0.5 req/s | 端侧推理比云端快 3-5 倍，且数据不出本机——这对芯片设计这类高保密场景尤为重要。 ## 51 个数字员工：从"工具"到"同事" ChipWise Engine 不是孤立的脚本集合，而是构建在 BossAgents 平台 51 个数字员工体系之上，由统一调度引擎驱动，芯片设计任务可以 7×24 小时自动执行。这就是"数字员工"范式与普通脚本调用的本质区别：**任务不是被人触发一次，而是像员工一样被持续调度、自动执行。** ## 复赛之后：决赛规划 晋级复赛后，团队已规划清晰的决赛技术路线： - **指令集扩展**：从 RV32I 子集（5 条指令）向完整 RV32I（18 条）演进； - **验证能力增强**：自动测试向量生成、覆盖率分析（语句+分支）、接入 SymbiYosys 形式化验证； - **SoC 集成**：RV32I Core + UART + SPI + GPIO 的完整 SoC，yosys 综合后生成 FPGA 比特流； - **多模型对比与协作数字员工**：多 LLM 协同完成复杂芯片设计任务。 ## 结语 RISC-V 正在成为端侧 AI 算力与国产芯片自主创新的核心底座。我们相信，AI 与 EDA 的深度融合将重塑芯片设计的效率曲线。BossAgents ChipWise Engine 复赛晋级，是对团队"把 AI 真正做进工业软件"路线的一次重要验证。 后续赛程进展与更多技术细节，请持续关注我们。 --- *来源：HICOOL 2026 RISC-V+AI 协同创新挑战赛参赛方案（BossAgents ChipWise Engine）* *赛事官方信息：http://rdi.hicool.com/ · 澎湃新闻报道：https://thepaper.cn/newsDetail_forward_33458069*